CMOS電路的ESD保護結構設計
ESD(靜電放電)是CMOS電路中最為(wei) 嚴(yan) 重的失效機理之一，嚴(yan) 重的會(hui) 造成電路自我燒毀。論述了CMOS集成電路ESD保護的必要性，研究了在CMOS電路中ESD保護結構的設計原理，分析了該結構對版圖的相關(guan) 要求，重點討論了在I/O電路中ESD保護結構的設計要求。
1 引言
靜電放電會(hui) 給電子器件帶來破壞性的後果，它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發展，CMOS電路的特征尺寸不斷縮小，管子的柵氧厚度越來越薄，芯片的麵積規模越來越大，MOS管能承受的電流和電壓也越來越小，而外圍的使用環境並未改變，因此要進一步優(you) 化電路的抗ESD性能，如何使全芯片有效麵積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為(wei) IC設計者主要考慮的問題。
2 ESD保護原理
ESD保護電路的設計目的就是要避免工作電路成為(wei) ESD的放電通路而遭到損害，保證在任意兩(liang) 芯片引腳之間發生的ESD，都有適合的低阻旁路將ESD電流引入電源線。這個(ge) 低阻旁路不但要能吸收ESD電流，還要能箝位工作電路的電壓，防止工作電路由於(yu) 電壓過載而受損。在電路正常工作時，抗靜電結構是不工作的，這使ESD保護電路還需要有很好的工作穩定性，能在ESD發生時快速響應，在保護電路的同時，抗靜電結構自身不能被損壞，抗靜電結構的負作用(例如輸入延遲)必須在可以接受的範圍內(nei) ，並防止抗靜電結構發生閂鎖。
3 CMOS電路ESD保護結構的設計
大部分的ESD電流來自電路外部，因此ESD保護電路一般設計在PAD旁，I/O電路內(nei) 部。典型的I/O電路由輸出驅動和輸入接收器兩(liang) 部分組成。ESD 通過PAD導入芯片內(nei) 部，因此I/O裏所有與(yu) PAD直接相連的器件都需要建立與(yu) 之平行的ESD低阻旁路，將ESD電流引入電壓線，再由電壓線分布到芯片各個(ge) 管腳，降低ESD的影響。具體(ti) 到I/O電路，就是與(yu) PAD相連的輸出驅動和輸入接收器，必須保證在ESD發生時，形成與(yu) 保護電路並行的低阻通路，旁路 ESD電流，且能立即有效地箝位保護電路電壓。而在這兩(liang) 部分正常工作時，不影響電路的正常工作。
常用的ESD保護器件有電阻、二極管、雙極性晶體(ti) 管、MOS管、可控矽等。由於(yu) MOS管與(yu) CMOS工藝兼容性好，因此常采用MOS管構造保護電路。
CMOS工藝條件下的NMOS管有一個(ge) 橫向寄生n-p-n(源極-p型襯底-漏極)晶體(ti) 管，這個(ge) 寄生的晶體(ti) 管開啟時能吸收大量的電流。利用這一現象可在較小麵積內(nei) 設計出較高ESD耐壓值的保護電路，其中最典型的器件結構就是柵極接地NMOS(GGNMOS，GateGroundedNMOS)。
在正常工作情況下，NMOS橫向晶體(ti) 管不會(hui) 導通。當ESD發生時，漏極和襯底的耗盡區將發生雪崩，並伴隨著電子空穴對的產(chan) 生。一部分產(chan) 生的空穴被源極吸收，其餘(yu) 的流過襯底。由於(yu) 襯底電阻Rsub的存在，使襯底電壓提高。當襯底和源之間的PN結正偏時，電子就從(cong) 源發射進入襯底。這些電子在源漏之間電場的作用下，被加速，產(chan) 生電子、空穴的碰撞電離，從(cong) 而形成更多的電子空穴對，使流過n-p-n晶體(ti) 管的電流不斷增加，最終使NMOS晶體(ti) 管發生二次擊穿，此時的擊穿不再可逆，則NMOS管損壞。
為(wei) 了進一步降低輸出驅動上NMOS在ESD時兩(liang) 端的電壓，可在ESD保護器件與(yu) GGNMOS之間加一個(ge) 電阻。這個(ge) 電阻不能影響工作信號，因此不能太大。畫版圖時通常采用多晶矽(poly)電阻。
隻采用一級ESD保護，在大ESD電流時，電路內(nei) 部的管子還是有可能被擊穿。GGNMOS導通，由於(yu) ESD電流很大，襯底和金屬連線上的電阻都不能忽略，此時GGNMOS並不能箝位住輸入接收端柵電壓，因為(wei) 讓輸入接收端柵氧化矽層的電壓達到擊穿電壓的是GGNMOS與(yu) 輸入接收端襯底間的IR壓降。為(wei) 避免這種情況，可在輸入接收端附近加一個(ge) 小尺寸GGNMOS進行二級ESD保護，用它來箝位輸入接收端柵電壓，如圖1所示。
CMOS電路的ESD保護結構設計
在畫版圖時，必須注意將二級ESD保護電路緊靠輸入接收端，以減小輸入接收端與(yu) 二級ESD保護電路之間襯底及其連線的電阻。為(wei) 了在較小的麵積內(nei) 畫出大尺寸的NMOS管子，在版圖中常把它畫成手指型，畫版圖時應嚴(yan) 格遵循I/OESD的設計規則。
如果PAD僅(jin) 作為(wei) 輸出，保護電阻和柵短接地的NMOS就不需要了，其輸出級大尺寸的PMOS和NMOS器件本身便可充當ESD防護器件來用，一般輸出級都有雙保護環，這樣可以防止發生閂鎖。
在全芯片的ESD結構設計時，注意遵循以下原則：
(1)外圍VDD、VSS走線盡可能寬，減小走線上的電阻;
(2)設計一種 VDD-VSS之間的電壓箝位結構，且在發生ESD時能提供VDD-VSS直接低阻抗電流泄放通道。對於(yu) 麵積較大的電路，最好在芯片的四周各放置一個(ge) 這樣的結構，若有可能，在芯片外圍放置多個(ge) VDD、VSS的PAD，也可以增強整體(ti) 電路的抗ESD能力;
(3)外圍保護結構的電源及地的走線盡量與(yu) 內(nei) 部走線分開，外圍ESD保護結構盡量做到均勻設計，避免版圖設計上出現ESD薄弱環節;
(4)ESD保護結構的設計要在電路的ESD性能、芯片麵積、保護結構對電路特性的影響如輸入信號完整性、電路速度、輸出驅動能力等進行平衡考慮設計，還需要考慮工藝的容差，使電路設計達到最優(you) 化;
(5)在實際設計的一些電路中，有時沒有直接的VDD-VSS電壓箝位保護結構，此時，VDD-VSS之間的電壓箝位及ESD電流泄放主要利用全芯片整個(ge) 電路的阱與(yu) 襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與(yu) 襯底的接觸，且N+P+的間距一致。若有空間，則最好在VDD、VSS的PAD旁邊及四周增加VDD-VSS電壓箝位保護結構，這樣不僅(jin) 增強了VDD-VSS模式下的抗ESD能力，也增強了I/O-I/O模式下的抗ESD能力。
一般隻要有了上述的大致原則，在與(yu) 芯片麵積折中的考慮下，一般亞(ya) 微米CMOS電路的抗ESD電壓可達到2500V以上，已經可以滿足商用民品電路設計的ESD可靠性要求。
對於(yu) 深亞(ya) 微米超大規模CMOS IC的ESD結構設計，常規的ESD保護結構通常不再使用了，通常大多是深亞(ya) 微米工藝的Foundry生產(chan) 線都有自己外圍標準的ESD結構提供，有嚴(yan) 格標準的ESD結構設計規則等，設計師隻需調用其結構就可以了，這可使芯片設計師把更多精力放在電路 本身的功能、性能等方麵的設計。
4 結束語
ESD保護設計隨著CMOS工藝水平的提高而越來越困難，ESD保護已經不單是輸入腳或輸出腳的ESD保護設計問題，而是全芯片的靜電防護問題。
芯片裏每一個(ge) I/O電路中都需要建立相應的ESD保護電路，此外還要從(cong) 整個(ge) 芯片全盤考慮，采用整片(whole-chip)防護結構是一個(ge) 好的選擇，也能節省I/OPAD上ESD元件的麵積。
聲明：本網站原創內(nei) 容，如需轉載，請注明出處；本網站轉載的內(nei) 容（文章、圖片、視頻）等資料版權歸原網站所有。如我們(men) 采用了您不宜公開的文章或圖片，未能及時和您確認，避免給雙方造成不必要的經濟損失，請電郵聯係我們(men) ，以便迅速采取適當處理措施；郵箱：limeijun@transql.com
網站首頁可控矽集成電路MOS管產(chan) 品中心生產(chan) 實力技術支持新聞資訊關(guan) 於(yu) 宇芯聯係我們(men)
掃二維碼進入手機網站 
掃二維碼進入微信 
