電路常識性概念--非常好的
本文來源：21ic中國電子網
一.TTL
TTL集成電路的主要型式為(wei) 晶體(ti) 管-晶體(ti) 管邏輯門(transistor-transistor logic gate)，TTL大部分都采用5V電源。
1.輸出高電平Uoh和輸出低電平Uol
Uoh≥2.4V,Uol≤0.4V
2.輸入高電平和輸入低電平
Uih≥2.0V，Uil≤0.8V
二.CMOS
CMOS電路是電壓控製器件，輸入電阻極大，對於(yu) 幹擾信號十分敏感，因此不用的輸入端不應開路，接到地或者電源上。CMOS電路的優(you) 點是噪聲容限較寬，靜態功耗很小。
1.輸出高電平Uoh和輸出低電平Uol
Uoh≈VCC，Uol≈GND
2.輸入高電平Uoh和輸入低電平Uol
Uih≥0.7VCC,Uil≤0.2VCC (VCC為(wei) 電源電壓，GND為(wei) 地)
從(cong) 上麵可以看出:
在同樣5V電源電壓情況下，COMS電路可以直接驅動TTL，因為(wei) CMOS的輸出高電平大於(yu) 2.0V,輸出低電平小於(yu) 0.8V;而TTL電路則不能直接驅動CMOS電路，TTL的輸出高電平為(wei) 大於(yu) 2.4V，如果落在2.4V～3.5V之間，則CMOS電路就不能檢測到高電平，低電平小於(yu) 0.4V滿足要求，所以在TTL電路驅動COMS電路時需要加上拉電阻。如果出現不同電壓電源的情況，也可以通過上麵的方法進行判斷。
如果電路中出現3.3V的COMS電路去驅動5V CMOS電路的情況，如3.3V單片機去驅動74HC,這種情況有以下幾種方法解決(jue) ，最簡單的就是直接將74HC換成74HCT(74係列的輸入輸出在下麵有介紹)的芯片，因為(wei) 3.3V CMOS 可以直接驅動5V的TTL電路;或者加電壓轉換芯片;還有就是把單片機的I/O口設為(wei) 開漏，然後加上拉電阻到5V，這種情況下得根據實際情況調整電阻的大小，以保證信號的上升沿時間。
三.74係列簡介
74係列可以說是我們(men) 平時接觸的最多的芯片，74係列中分為(wei) 很多種，而我們(men) 平時用得最多的應該是以下幾種：74LS，74HC，74HCT這三種，這三種係列在電平方麵的區別如下：
輸入電平 輸出電平
74LS TTL電平 TTL電平
74HC COMS電平 COMS電平
74HCT TTL電平 COMS電平
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TTL和CMOS電平
1、TTL電平(什麽(me) 是TTL電平)：
輸出高電平>2.4V,輸出低電平<0.4V。在室溫下，一般輸出高電平是3.5V，輸出低電平是0.2V。最小輸入高電平和低電平：輸入高電平>=2.0V，輸入低電平<=0.8V，噪聲容限是0.4V。
2、CMOS電平：
邏輯電平電壓接近於(yu) 電源電壓，0邏輯電平接近於(yu) 0V。而且具有很寬的噪聲容限。
3、電平轉換電路：
因為(wei) TTL和COMS的高低電平的值不一樣(ttl 5v<==>cmos 3.3v)，所以互相連接時需要電平的轉換：就是用兩(liang) 個(ge) 電阻對電平分壓，沒有什麽(me) 高深的東(dong) 西。
4、OC門，即集電極開路門電路，OD門，即漏極開路門電路，必須外界上拉電阻和電源才能將開關(guan) 電平作為(wei) 高低電平用。否則它一般隻作為(wei) 開關(guan) 大電壓和大電流負載，所以又叫做驅動門電路。
5、TTL和COMS電路比較：
1)TTL電路是電流控製器件，而CMOS電路是電壓控製器件。
2)TTL電路的速度快，傳(chuan) 輸延遲時間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳(chuan) 輸延遲時間長(25-50ns),但功耗低。COMS電路本身的功耗與(yu) 輸入信號的脈衝(chong) 頻率有關(guan) ，頻率越高，芯片集越熱，這是正常現象。
3)COMS電路的鎖定效應：
COMS電路由於(yu) 輸入太大的電流，內(nei) 部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應就是鎖定效應。當產(chan) 生鎖定效應時，COMS的內(nei) 部電流能達到40mA以上，很容易燒毀芯片。
防禦措施： 1)在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規定電壓。
2)芯片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。
3)在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。
4)當係統由幾個(ge) 電源分別供電時，開關(guan) 要按下列順序：開啟時，先開啟COMS路得電 源，再開啟輸入信號和負載的電源;關(guan) 閉時，先關(guan) 閉輸入信號和負載的電源，再關(guan) 閉COMS電路的電源。
6、COMS電路的使用注意事項
1)COMS電路時電壓控製器件，它的輸入總抗很大，對幹擾信號的捕捉能力很強。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個(ge) 恒定的電平。
2)輸入端接低內(nei) 阻的信號源時，要在輸入端和信號源之間要串聯限流電阻，使輸入的電流限製在1mA之內(nei) 。
3)當接長信號傳(chuan) 輸線時，在COMS電路端接匹配電阻。
4)當輸入端接大電容時，應該在輸入端和電容間接保護電阻。電阻值為(wei) R=V0/1mA.V0是外界電容上的電壓。
5)COMS的輸入電流超過1mA，就有可能燒壞COMS。
7、TTL門電路中輸入端負載特性(輸入端帶電阻特殊情況的處理)：
1)懸空時相當於(yu) 輸入端接高電平。因為(wei) 這時可以看作是輸入端接一個(ge) 無窮大的電阻。
2)在門電路輸入端串聯10K電阻後再輸入低電平，輸入端出呈現的是高電平而不是低電平。因為(wei) 由TTL門電路的輸入端負載特性可知，隻有在輸入端接的串聯電阻小於(yu) 910歐 時，它輸入來的低電平信號才能被門電路識別出來，串聯電阻再大的話輸入端就一直呈現高電平。這個(ge) 一定要注意。COMS門電路就不用考慮這些了。
8、TTL電路有集電極開路OC門，MOS管也有和集電極對應的漏極開路的OD門，它的輸出就叫做開漏輸出。OC門在截止時有漏電流輸出，那就是漏電流，為(wei) 什麽(me) 有漏電流呢?那是因為(wei) 當三極管截止的時候，它的基極電流約等於(yu) 0，但是並不是真正的為(wei) 0，經過三極管的集電極的電流也就不是真正的 0，而是約0。而這個(ge) 就是漏電流。
開漏輸出：OC門的輸出就是開漏輸出;OD門的輸出也是開漏輸出。它可以吸收很大的電流，但是不能向外輸出的電流。所以，為(wei) 了能輸入和輸出電流，它使用的時候要跟電源和上拉電阻一齊用。OD門一般作為(wei) 輸出緩衝(chong) /驅動器、電平轉換器以及滿足吸收大負載電流的需要。
9、什麽(me) 叫做圖騰柱，它與(yu) 開漏電路有什麽(me) 區別?
TTL集成電路中，輸出有接上拉三極管的輸出叫做圖騰柱輸出，沒有的叫做OC門。因為(wei) TTL就是一個(ge) 三級關(guan) ，圖騰柱也就是兩(liang) 個(ge) 三級管推挽相連。所以推挽就是圖騰。一般圖騰式輸出，高電平400UA，低電平8MA
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CMOS 器件不用的輸入端必須連到高電平或低電平, 這是因為(wei) CMOS 是高輸入阻抗器件, 理想狀態是沒有輸入電流的. 如果不用的輸入引腳懸空, 很容易感應到幹擾信號, 影響芯片的邏輯運行, 甚至靜電積累永久性的擊穿這個(ge) 輸入端, 造成芯片失效.
另外, 隻有 4000 係列的 CMOS 器件可以工作在15伏電源下, 74HC, 74HCT 等都隻能工作在 5伏電源下, 現在已經有工作在 3伏和 2.5伏電源下的 CMOS 邏輯電路芯片了.
CMOS電平和TTL電平:
CMOS邏輯電平範圍比較大，範圍在3～15V，比如4000係列當5V供電時，輸出在4.6以上為(wei) 高電平，輸出在0.05V以下為(wei) 低電平。輸入在3.5V以上為(wei) 高電平，輸入在1.5V以下為(wei) 低電平。
而對於(yu) TTL芯片，供電範圍在0～5V，常見都是5V，如74係列5V供電，輸出在2.7V以上為(wei) 高電平，輸出在 0.5V以下為(wei) 低電平，輸入在2V以上為(wei) 高電平，在0.8V以下為(wei) 低電平。因此，CMOS電路與(yu) TTL電路就有一個(ge) 電平轉換的問題，使兩(liang) 者電平域值能匹配。
有關(guan) 邏輯電平的一些概念 ：
要了解邏輯電平的內(nei) 容，首先要知道以下幾個(ge) 概念的含義(yi) ：
1：輸入高電平(Vih)：保證邏輯門的輸入為(wei) 高電平時所允許的最小輸入高電平，當輸入電平高於(yu) Vih時，則認為(wei) 輸入電平為(wei) 高電平。
2：輸入低電平(Vil)：保證邏輯門的輸入為(wei) 低電平時所允許的最大輸入低電平，當輸入電平低於(yu) Vil時，則認為(wei) 輸入電平為(wei) 低電平。
3：輸出高電平(Voh)：保證邏輯門的輸出為(wei) 高電平時的輸出電平的最小值，邏輯門的輸出為(wei) 高電平時的電平值都必須大於(yu) 此Voh。
4：輸出低電平(Vol)：保證邏輯門的輸出為(wei) 低電平時的輸出電平的最大值，邏輯門的輸出為(wei) 低電平時的電平值都必須小於(yu) 此Vol。
5： 閥值電平(Vt)：數字電路芯片都存在一個(ge) 閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個(ge) 界於(yu) Vil、Vih之間的電壓值，對於(yu) CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸 出，則必須要求輸入高電平> Vih，輸入低電平
對於(yu) 一般的邏輯電平，以上參數的關(guan) 係如下：
Voh > Vih > Vt > Vil > Vol
6：Ioh：邏輯門輸出為(wei) 高電平時的負載電流(為(wei) 拉電流)。
7：Iol：邏輯門輸出為(wei) 低電平時的負載電流(為(wei) 灌電流)。
8：Iih：邏輯門輸入為(wei) 高電平時的電流(為(wei) 灌電流)。
9：Iil：邏輯門輸入為(wei) 低電平時的電流(為(wei) 拉電流)。
門電路輸出極在集成單元內(nei) 不接負載電阻而直接引出作為(wei) 輸出端，這種形式的門稱為(wei) 開路門。開路的TTL、CMOS、ECL門分別稱為(wei) 集電極開路(OC)、漏極開路(OD)、發射極開路(OE)，使用時應審查是否接上拉電阻(OC、OD門)或下拉電阻(OE門)，以及電阻阻值是否合適。對於(yu) 集電極開路(OC)門，其上拉電阻阻值RL應滿足下麵條件：
(1)：RL < (VCC-Voh)/(n*Ioh+m*Iih)
(2)：RL > (VCC-Vol)/(Iol+m*Iil)
其中n：線與(yu) 的開路門數;m：被驅動的輸入端數。
10：常用的邏輯電平
·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL;RS232、RS422、LVDS等。
·其中TTL和CMOS的邏輯電平按典型電壓可分為(wei) 四類：5V係列(5V TTL和5V CMOS)、3.3V係列，2.5V係列和1.8V係列。
·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
·3.3V及以下的邏輯電平被稱為(wei) 低電壓邏輯電平，常用的為(wei) LVTTL電平。
·低電壓的邏輯電平還有2.5V和1.8V兩(liang) 種。
·ECL/PECL和LVDS是差分輸入輸出。
·RS-422/485和RS-232是串口的接口標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。
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OC門，又稱集電極開路(漏極開路)與(yu) 非門門電路，Open Collector(Open Drain)。
為(wei) 什麽(me) 引入OC門?
實際使用中,有時需要兩(liang) 個(ge) 或兩(liang) 個(ge) 以上與(yu) 非門的輸出端連接在同一條導線上，將這些與(yu) 非門上的數據(狀態電平)用同一條導線輸送出去。因此，需要一種新的與(yu) 非門電路--OC門來實現“線與(yu) 邏輯”。
OC門主要用於(yu) 3個(ge) 方麵：
1、實現與(yu) 或非邏輯，用做電平轉換，用做驅動器。由於(yu) OC門電路的輸出管的集電極懸空，使用時需外接一個(ge) 上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸出高電平，此外為(wei) 了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從(cong) 降低功耗及芯片的灌電流能力考慮應當足夠大;從(cong) 確保足夠的驅動電流考慮應當足夠小。
2、線與(yu) 邏輯，即兩(liang) 個(ge) 輸出端(包括兩(liang) 個(ge) 以上)直接互連就可以實現“AND”的邏輯功能。在總線傳(chuan) 輸等實際應用中需要多個(ge) 門的輸出端並聯連接使用，而一般TTL門輸出端並不能直接並接使用，否則這些門的輸出管之間由於(yu) 低阻抗形成很大的短路電流(灌電流)，而燒壞器件。在硬件上，可用OC門或三態門(ST門)來實現。 用OC門實現線與(yu) ，應同時在輸出端口應加一個(ge) 上拉電阻。
3、三態門(ST門)主要用在應用於(yu) 多個(ge) 門輸出共享數據總線，為(wei) 避免多個(ge) 門輸出同時占用數據總線，這些門的使能信號(EN)中隻允許有一個(ge) 為(wei) 有效電平(如高電平)，由於(yu) 三態門的輸出是推拉式的低阻輸出，且不需接上拉(負載)電阻，所以開關(guan) 速度比OC門快，常用三態門作為(wei) 輸出緩衝(chong) 器。
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什麽(me) 是OC、OD?
集電極開路門(集電極開路 OC 或漏極開路 OD)
Open-Drain是漏極開路輸出的意思，相當於(yu) 集電極開路(Open-Collector)輸出，即TTL中的集電極開路(OC)輸出。一般用於(yu) 線或、線與(yu) ，也有的用於(yu) 電流驅動。
Open-Drain是對MOS管而言，Open-Collector是對雙極型管而言，在用法上沒啥區別。
開漏形式的電路有以下幾個(ge) 特點：
a. 利用外部電路的驅動能力，減少IC內(nei) 部的驅動。 或驅動比芯片電源電壓高的負載.
b.可以將多個(ge) 開漏輸出的Pin，連接到一條線上。通過一隻上拉電阻，在不增加任何器件的情況下，形成“與(yu) 邏輯”關(guan) 係。這也是I2C，SMBus等總線判斷總線占用狀態的原理。如果作為(wei) 圖騰輸出必須接上拉電阻。接容性負載時，下降延是芯片內(nei) 的晶體(ti) 管，是有源驅動，速度較快;上升延是無源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會(hui) 大。所以負載電阻的選擇要兼顧功耗和速度。
c. 可以利用改變上拉電源的電壓，改變傳(chuan) 輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。
d. 開漏Pin不連接外部的上拉電阻，則隻能輸出低電平。一般來說，開漏是用來連接不同電平的器件，匹配電平用的。
正常的CMOS輸出級是上、下兩(liang) 個(ge) 管子，把上麵的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩(liang) 個(ge) ：電平轉換和線與(yu) 。
由於(yu) 漏級開路，所以後級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決(jue) 定輸出電平。這樣你就可以進行任意電平的轉換了。
線與(yu) 功能主要用於(yu) 有多個(ge) 電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因為(wei) OPEN-DRAIN上麵的管子被拿掉，高電平是靠外接的上拉電阻實現的。(而正常的CMOS輸出級，如果出現一個(ge) 輸出為(wei) 高另外一個(ge) 為(wei) 低時，等於(yu) 電源短路。)
OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為(wei) 上升沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大;反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。
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